第一章第1讲 Verilog语法模块结构和testbench

本课程主要讲解Verilog的基本框架结构，模块和模块端口含义。
        设计一个小案例讲解模块的基本知识。
        使用一个简单的testbench对案例进行仿真。
        使用VCS/verdi对testbench进行编译仿真。